삼성전자, D램 로드맵 수립…기술장벽에 미세화 속도 더뎌
삼성전자가 D램 미세화 선폭을 1나노 단위로 축소하는 18나노 이후 공정 로드맵을 수립했다. 40나노 때까지는 5~10나노, 20나노대에서는 3나노 또는 2나노 단위로 회로 선폭을 크게 줄여온 것과 비교하면 눈에 띄게 미세화 속도가 느려진다. 그만큼 미세화 기술 장벽이 높아졌음을 의미한다.
시장에선 D램 생산량 확대 속도가 느려지면서 D램 가격이 오히려 안정되고 반도체 호황이 지속되는 '미세화의 역설 현상'이 나타날 전망이다. 반면에 공정 미세화로 경쟁사와 생산성 격차를 벌이는 삼성식 전략이 한계에 부닥칠 것으로 예상된다. 중국 등 후발 주자의 추격을 허용할 수 있다는 우려도 제기된다. 업계는 15나노가 D램 미세화 종착지로 보고 있다.
17일 업계에 따르면 삼성전자는 지난해 양산을 시작한 18나노 D램(개발코드명 파스칼)의 뒤를 잇는 차세대 제품으로 17나노 D램(암스트롱)을 개발하고 있다. 올해 말까지 개발하며, 내년 중 양산이 목표다. 16나노 D램(케플러)도 개발팀을 꾸렸다. 양산은 일러야 2020년이다. 이 일정은 뒤로 밀릴 수 있다는 것이 프로젝트 참여자의 설명이다. 그만큼 기술 구현이 어렵다. 현재 삼성전자의 주력인 D램 생산 노드는 20나노(볼츠만)다. 올해부터 18나노 비중을 점진적으로 높이고, 내년에는 주력 제품으로 올려놓겠다는 목표를 수립했다.
삼성전자는 20나노대에서 28→25→20나노 순으로 D램 공정을 미세화했다. 25나노 D램의 수율이 좋지 않은 탓에 변형 공정인 23나노 제품 양산화에 나선 적도 있다. 대략 10~20%씩 선폭을 좁혀 나갔다.
10나노로 접어들면서 선폭은 1나노씩 더딘 속도로 축소된다. 17나노는 현재 18나노와 크게 다르지 않은 공정, 재료를 활용한다. 전하를 저장하는 커패시터 공간 확보를 위해 셀 구조는 일부 변형이 이뤄질 수 있다. 16나노에선 패터닝 방식에 큰 변화가 생긴다. 일부 중요한 패턴을 그릴 때 극자외선(EUV) 노광 장비를 활용할 계획이다.
15나노 이하 공정은 아직 개발팀을 꾸리지 않았다. 큰 틀의 합의만 이뤄진 상태다. 이때부터 전하를 저장하는 커패시터의 전류 누출과 간섭 현상이 더 커진다. 이를 효과적으로 막기 위해 현재 사용되는 지르코늄(Zr)계가 아닌 새로운 고유전율(하이-K) 증착 물질이 활용될 계획이다. 몇 가지 후보 물질에 대해 연구개발(R&D)을 진행하고 있다. 삼성전자는 이 물질 후보군을 기밀로 유지하고 있다.
정은승 삼성전자 디바이스솔루션(DS) 부문 반도체연구소장은 최근 열린 반도체학회에서 “1x(18나노)·1y(17나노)·1z(16나노) 이후로는 1a, 1b, 1c, 1d 식으로 공정 노드가 미세하게 축소될 것”이라면서 “선폭 축소를 이어 나가려면 지금까지와 다른 신물질을 개발하고 양산 라인에 도입할 수 있을 정도로 공정 안정성을 높여야 한다”고 말했다.
높아진 공정 미세화 장벽은 시황에 긍정적 영향을 미칠 것으로 관측된다. 물량 확대 역시 더뎌지기 때문이다. 메모리 전문가가 말하는 이른바 '공정 미세화의 역설'이다. 과거에는 공정 미세화와 신규 투자가 병행, 불황과 호황 사이클이 2~3년 주기로 어김없이 찾아왔다. 그러나 D램 공급업체가 3사(삼성전자, SK하이닉스, 마이크론)로 좁혀진 지금은 무리하게 신규 투자를 감행할 이유가 없어졌다. 물량을 늘려 봤자 가격만 떨어지기 때문이다. 이 때문에 원가를 낮출 수 있는 공정 미세화에만 힘을 쏟고 있다. 지금 D램 투자는 공정 미세화에 따르는 공정 수 증가를 상쇄하기 위한 보완 성격이 강하다.
업계 관계자는 “시장과 기술에 획기적 변화 없이 지금처럼 흘러 간다면 D램 호황은 계속 이어질 것”이라면서 “다만 중국 업체가 현지 정부의 막대한 자금을 등에 업고 D램 시장에 들어올 경우 추격 여지를 주면 안 되기 때문에 R&D를 게을리해선 안 된다”고 말했다.
한주엽 반도체 전문기자 powerusr@etnews.com
