보안반도체 팹리스 네오와인(대표 이효승)이 '불량통로'를 폐기하는 방식으로 고대역폭 메모리(HBM) 고질적 난제인 수율문제를 개선할 원천 기술을 개발했다.
7일 업계에 따르면 네오와인은 최근 '고대역폭메모리 장치'(특허 제10-3036335호)의 국내 특허 등록을 마치고 미국 출원도 완료했다.
HBM은 D램 다이를 12~16단 이상 수직으로 쌓아 수천 개의 실리콘관통전극(TSV)으로 연결하는 구조다. 공정 특성상 단 하나의 TSV에서 미세한 결함이 발생해도 메모리 스택 전체를 폐기해야 한다.
특히 TSMC의 'CoWoS' 등 첨단 패키징 공정을 통해 그래픽처리장치(GPU)와 결합한 이후 불량이 발견되면, 고가의 로직 다이까지 함께 버려야 해 막대한 손실로 이어진다. 적층 단수가 높아질수록 업계가 TSV 수율 확보에 사활을 거는 이유다.
네오와인의 특허는 데이터 통로(TSV)를 처음부터 필요 수량보다 여유 있게 확보한 뒤, 불량이 발생한 통로는 수리하지 않고 아예 폐기(우회)하는 방식이다.
기존에는 불량 TSV 복구하기 위해 각 D램 다이마다 예비 TSV(RTSV)와 신호 경로를 바꾸는 스위치(MUX·멀티플렉서) 회로를 직접 삽입했다. 하지만 이 방식은 메모리 셀 공정에 복잡한 로직 회로를 추가해야 해 D램 다이 면적이 커지고, 적층 단수가 늘어날수록 스위치 통과에 따른 신호 지연(RC 딜레이)이 층마다 누적돼 동작 속도를 깎아먹는 한계가 있었다.
반면 네오와인 특허는 어느 통로를 사용할지 결정하는 스위치를 개별 D램 다이가 아닌 최하단 '베이스 다이(버퍼 다이)' 한 곳에만 집중 배치한다. D램 다이는 설계 변경 없이 그대로 유지해 칩 면적과 공정 부담을 줄이고, 신호 제어는 미세 로직 공정이 적용되는 베이스 다이에서 일괄 처리해 속도 저하 문제를 해결했다.
예비 통로 수를 늘리면 인접한 두 라인이 단락(Short)되는 다중 불량에도 유연하게 대응할 수 있어, 통상 30~70% 수준에 머무는 HBM 공정 수율을 최대 99%대까지 끌어올릴 수 있다는 게 회사 측 설명이다.
이 기술은 6세대 HBM(HBM4)부터 본격화되는 반도체 업계의 기술 트렌드와 맞물려 시너지가 예상된다.
HBM4부터는 데이터 입출력(I/O) 통로가 기존 1024개에서 2048개로 두 배 늘어나 TSV 밀도가 급격히 높아진다. 동시에 메모리 제조사들은 성능 향상을 위해 기존 자체 D램 공정으로 만들던 베이스 다이를 파운드리(반도체 위탁생산)의 선단 로직 공정으로 전환하고 있다. 베이스 다이가 고성능 로직 칩화되면서, 네오와인의 특허처럼 베이스 다이에 스위치 로직을 집약하는 설계의 구현 효율성이 한층 높아진 셈이다.
이효승 네오와인 대표는 “HBM4부터 베이스 다이가 로직 파운드리 공정으로 이전되는 산업계 흐름과, 스위치를 베이스 다이에 몰아넣는 우리의 특허 방식이 시기적으로 잘 맞는다”고 강조했다.
이형두 기자 dudu@etnews.com
