日미쓰비시전기, 저소비전력 CMOS 회로기술 개발

일본 미쓰비시전기가 칩의 소비전력을 기존의 10분의 1 수준으로 줄일 수 있는 초절전형 상보성 금속산화막 반도체(CMOS) 회로 기술을 개발했다.

일본 「일경산업신문」에 따르면 미쓰비시전기는 최근 대기시 전력을 1백분의 1까지 획기적으로 낮춤으로써 칩 전체 소비전력을 기존의 10분의 1로 줄이는 새 회로 기술을 개발하고 이 기술을 적용한 시험 칩을 제작했다고 밝혔다.

미쓰비시전기는 내년 중에 새 회로 기술을 적용한 시스템 온 칩을 양산할 계획인 가운데 휴대전화, 휴대형 PC 등 저소비전력을 필요로 하는 분야의 칩 제작에 널리 응용할 수 있을 것으로 기대하고 있다.

새 회로는 정보를 기록, 처리하는 부분(어레이 영역)을 모두 경계전압(동작에 필요한 최저전압)이 낮은 트랜지스터로 구성하는 한편 입출력회로 영역에는 반대로 경계전압이 높은 스위치 트랜지스터를 사용한다.

새 회로는 작동시에는 1v 전압에서 일반 CMOS회로와 마찬가지로 동작한다. 그러나 대기시에는 전압을 3.3v로 높이는 동시에 높은 경계전압 입출력회로 스위치에 다이오드를 접속해 기판에 부전압을 걸어 새는 전류(리크전류)를 최소화한다. 실험결과 이같은 회로 구성에서도 동작속도는 기존 칩과 거의 같은 수준을 유지한다는 사실이 입증됐다.

칩의 고속화와 소비전력화를 실현하기 위해서는 전압과 트랜지스터의 경계전압을 모두 낮춰야 하는데 경계전압을 낮추면 회로에서 흘러나오는 리크전류가 늘어나는 문제가 발생한다. 리크전류는 특히 대기시에도 항상 흐르기 때문에 칩 전체 소비전력이 커지게 된다.

한편 지금까지 일본업계에서는 도시바, NTT 등을 중심으로 CMOS회로구조에서 대기시 소비전력을 낮추는 기술들이 몇가지 제안돼 왔으나 기록한 데이터가 소실되거나 제조단가가 높이지는 등의 문제가 있어 실용화 단계에 이르지 못하고 있다.

<심규호 기자>