5년간 공정라인·정량평가 체계 조성
AI·HPC용 초미세 회로 실증 기반 마련
한국공학대학교(총장 황수성)가 100억원 규모 정부출연금을 받아 차세대 반도체 패키징 공정·평가 인프라 구축에 나선다.
한국공학대는 산업통상자원부와 한국산업기술진흥원(KIAT)이 추진하는 산업혁신기반구축사업 중 '대면적 패키징 미세회로화 대응을 위한 공정·평가 기반구축' 과제 수행기관으로 최종 선정됐다고 12일 밝혔다.
이 과제는 인공지능(AI) 반도체와 고성능 컴퓨팅(HPC) 시장 확대에 따른 칩렛(Chiplet) 기반 첨단 패키징 수요에 대응하기 위한 사업이다. 정부는 500×500㎟ 이상 대면적 패널에서 3마이크로미터(㎛) 피치급 초미세 회로 공정과 정량평가를 통합 실증할 수 있는 기반을 구축할 계획이다.
주관기관인 한국공학대는 앞으로 5년간 정부출연금 100억원을 지원받아 공정라인 구축, 평가기술 개발, 기업 지원체계 마련 등을 추진한다.
한국공학대는 공동기기원을 중심으로 한국생산기술연구원, 한국전자기술연구원, 소부장기술융합연구조합과 컨소시엄을 구성했다. 참여기관들은 보유 장비와 연구 역량을 연계해 반도체 패키지 분야 공정 개발과 평가 지원을 맡는다.
한국공학대는 이번 과제를 통해 510×515㎟급 대면적 초미세 공정라인을 구축한다. 세미 애디티브 프로세스(SAP) 기반 미세 패터닝 공정 고도화, 고해상도 자동광학검사(AOI) 기반 전수 정량평가 체계 구축, 다층 재배선층(RDL) 및 고주파 특성 평가 기술 개발도 추진 대상이다.
기업 지원을 위한 원스톱 통합 지원체계도 마련한다. 한국공학대는 기존 반도체 패키지 인프라와 이번 과제를 연계해 공정 개발, 평가, 실증, 기술 지원으로 이어지는 산학연 협력 기반을 운영할 예정이다.
이 과제는 패널 기반 반도체 패키징 분야에서 초미세 공정과 정량평가 체계를 함께 구축하는 사업이다. 구축된 인프라는 AI·HPC용 첨단 패키징 기술 개발과 국내 기업의 공정 검증, 시제품 제작, 성능 평가 등에 활용한다.
김경민 한국공학대 신소재공학과 교수는 “이번 사업 선정은 한국공학대가 첨단 반도체 패키징 분야의 핵심 연구 거점으로 도약하는 계기가 될 것”이라며 “대면적 초미세 공정·평가 인프라를 구축해 국내 기업들이 글로벌 수준의 첨단 패키징 기술 경쟁력을 확보할 수 있도록 지원하겠다”고 말했다.
황수성 총장은 “그동안 축적해온 반도체 패키징 분야 연구 역량과 산학협력 기반을 인정받은 성과”라며 “AI·HPC용 첨단 패키징 시장에서 국내 기업들이 경쟁력을 확보할 수 있도록 산학연 협력 기반의 혁신 거점 역할을 강화하겠다”고 밝혔다.
시흥=김동성 기자 estar@etnews.com
