허성회 삼성전자 플래시 개발실장(부사장)이 머지 않아 낸드 플래시 메모리 성장 한계에 직면할 것이라고 지적했다. 한계를 극복하려면 새로운 혁신 기술을 확보해야한다고 강조했다. 삼성전자가 3차원(3D) 구조의 낸드 플래시인 'V낸드'를 개발한지 10년이 지난 지금, 또 다른 10년을 대비할 기술이 필요하다는 의미다. 단순 반도체 소자 개발 뿐 만 아니라 솔루션과 시스템 등 다방면의 기술 협력을 낸드 혁신 방법론으로 제시했다.
허 부사장은 29일 제주 롯데호텔에서 열린 대한전자공학회 2023 하계종합학술대회에서 'V낸드의 과거, 현재, 미래'를 주제로 한 기조강연에서 이같이 밝혔다. 그는 “2030년에 1000단 정도의 낸드 플래시 적층이 가능해야 지속적인 발전이 가능하다”며 “(삼성전자) 내부적으로도 이를 위해 어떤 기술이 필요한지 연구하며 준비하고 있다”고 밝혔다.
낸드 단수는 반도체 기술력을 좌우하는 척도다. 보다 많은 단수를 쌓아 올려야 낸드 플래시 메모리 성능을 높일 수 있기 때문이다. 삼성전자 뿐만 아니라 많은 낸드 제조사들이 단수 경쟁에 집중하는 이유다. 현재 200단 이상 적층된 제품이 양산된다.
낸드를 적층한다는 건 기존 2차원(2D) 낸드 구조를 3D로 전환했기에 가능했다. 2013년 기존 2D(플레이너)에서 3D 구조로 적층하는데 최초 성공한 주인공이 바로 삼성전자다. 허 부사장은 “V낸드라는 이름으로 3D 구조로 전환한지 딱 10년이 됐다”며 “V낸드 생명을 연장하기 위해서 새로운 기술 혁신이 필요하다”고 밝혔다.
허 부사장은 낸드 업계가 당면한 과제로 적층에 따른 반도체 높이 증가를 지목했다. 단수를 높이면 필연적으로 구조물이 높아져 전류가 감소한다. 이는 반도체 성능에 영향을 줄 수 있다. 또 적층 높이가 높아질 수록 구멍을 뚫는 식각(에칭) 기술 난도도 높아진다. 단수가 올라갈 수록 낸드 구조가 휘어지거나 쓰러지는 것도 해결해야할 문제다.
허 부사장은 “새로운 개념의 셀(반도체 기본 단위) 구조를 도입해 적층 단수를 늘리더라도 전체 높이가 크게 증가하지 않도록 하는 방법도 고민 중”이라며 “이를 위해서는 메모리 반도체 뿐만 아니라 수많은 전자공학계 기술 협력이 필요하다”고 덧붙였다.
이날 학술대회에서는 30년 이상 프로그래머블반도체(FPGA)를 연구해 온 제이슨 콩 UCLA 교수도 '집적회로(IC) 설계 자동화 가능성'을 주제로 기조 강연했다. 그는 반도체 설계를 자동화하기 위한 다양한 방법론과 최신 연구 결과를 공개하며 소프트웨어(SW) 등 여러 분야의 엔지니어가 반도체 설계에 참여해야한다고 강조했다.
28일부터 30일까지 사흘간 열리는 대한전자공학회 하계종합학술대회는 2000여명 이상 관계자가 참여했다. 입문 연구자를 위한 튜토리얼 세션, 국방 정보통신기술(ICT) 등 특별 세션과 신진 연구자 초청 세션도 마련됐다. 학술대회 동안 발표된 논문 수는 850여편에 이른다. 반도체를 비롯한 전자공학 산·학·연 전문가들이 모여 기술 교류 등 협력 네트워크를 구축했다.
업계에서도 삼성전자, LG전자, 네이버, SK하이닉스, 현대모비스, 텔레칩스, 삼성전기 등이 자체 세션을 마련, 자사 기술 로드맵과 연구개발(R&D) 현황을 공유했다. 퓨리오사AI, 딥엑스, 파두, 퀄리타스반도체, 오픈엣지테크놀로지, 모빌린트, 라온텍 등 주요 반도체 스타트업과 벤처 기업의 기술 전시도 진행됐다. 이들 업체는 인력 채용 홍보 부스도 운영, 300여명의 채용 상담과 인재 발굴에 나섰다.
이혁재 대한전자공학회장(서울대 교수)은 “이번 학술대회는 최신 기술 이슈를 주제로 산학연 참여와 협력을 도모할 수 있는 자리”라며 “정보기술(IT) 분야 공학인으로서 자긍심을 고취할 수 있는 장이 됐다”고 말했다.
권동준 기자 djkwon@etnews.com
