KAIST(총장 강성모)가 3차원 반도체 실리콘 기판 구조를 최적화해 전기 효율·신뢰성을 높인 설계 기준을 제시했다. 앞으로 적층 구조 반도체 성능을 높이는 데 크게 기여할 전망이다.
KAIST는 김정호 전기·전자공학부 교수팀이 고대역폭메모리(HBM)에 적용할 수 있는 3차원 반도체 최적화 설계 방법론을 학계 처음으로 고안했다고 19일 밝혔다.
HBM은 연산 성능을 극대화하기 위한 고성능·고집적 메모리 반도체다. 슈퍼컴퓨팅, 빅데이터 분석, 사물인터넷(IoT) 등 고성능이 필요한 작업에 활용한다.
실리콘 기판에 개별 미세 칩(Die)을 수직으로 쌓은 구조다. 더 작은 면적에서 세밀한 메모리 시스템을 만들 수 있다. 칩 사이 배선 길이를 줄여 데이터 전송을 가속시킨다. 그러나 연결선이 1024개나 된다. 배선 간격을 줄이는 것이 중요하지만 과도하면 전송 효율이 떨어진다. 배선 사이에 간섭 현상이 일어나기 때문이다.
김 교수 연구팀은 전송 성능을 유지하면서 구현할 수 있는 최소 배선 간격을 도출했다. 각 배선의 특성에 맞춘 시뮬레이션 방법을 활용했다.
HBM 최상부인 `마이크로 스트립`은 일반 공정 기준 3마이크로미터(㎛) 간격이 적합하다는 연구 결과를 내놨다. 전체 선의 평균 최적화 간격은 3.6㎛로 분석했다.
이들 선은 최적화 간격에서 평균 65%의 정보 전달 신뢰성을 보였다. 통상 미니멈 공정의 신뢰성은 30%선이다. 초당 1테라바이트(TB) 용량의 정보 전달을 기존보다 안정시킬 수 있다.
연구팀은 최고 효율의 HBM 적층 수, 기판 면적 기준도 제시했다. 연구팀은 가로·세로 22㎜, 27㎜ 칩을 5층 구조로 쌓을 때 34×28.5㎜ 면적에서 경제성과 안정성이 고루 높았다고 설명했다.
연구팀은 앞으로 3차원 구조 반도체가 업계 주류가 될 것으로 보고 효율성 확보를 위한 각종 연구를 계속할 계획이다.
김 교수는 “앞으로는 적층 수가 나날이 높아지는 형태로 3차원 반도체가 발전하게 될 것”이라면서 “이번에 제시한 고밀도·고집적 HBM 설계 방향성, 관련 연구가 더욱 중요해질 것”이라고 말했다.
대전=김영준기자 kyj85@etnews.com
