미국 실리콘밸리 소재 반도체 지적자산(IP) 업체인 킬로패스가 D램의 미세공정 한계를 뛰어넘을 수 있는 혁신 설계 기술을 개발하고 삼성전자와 SK하이닉스를 상대로 기술 영업에 나선다.
찰리 쳉 킬로패스 최고경영자(CEO)는 11일 국내 기자들과 만나 “독자 D램 설계 기술인 VLT(Vertical Layered Thyristor) 기술을 한국 메모리 기업에 소개했다”며 “VLT는 기존 D램의 한계를 뛰어넘는 구조를 갖춰 시스템반도체와 마찬가지로 7나노까지 곧바로 회로 선폭을 줄이는 것이 가능하다”고 말했다.
현재 시중에서 판매되는 D램은 메모리 셀에 배치된 커패시터에 전하를 저장한다. 저장된 전하량으로 0과 1을 판단한다. 공정 미세화가 이뤄지면 셀 면적이 좁아지는데, 이 때문에 캐패시터 용량을 사수하는 것이 점점 어려워진다. 바닥 면적이 좁아지면 원통형 커패시터 수직 길이를 늘려야 한다. 그러나 바닥 면적 대비 수직 길이비가 높아지면 커패시터가 무너져 내린다. 시스템반도체 미세공정은 14/16나노를 넘어 10나노, 7나노로 향해가고 있으나 최신 D램 공정이 아직 10나노 후반대(삼성전자)에 머물러 있는 것은 바로 커패시터가 배치되는 구조적 한계 탓이다.
킬로패스 VLT는 사이리스터(Thyristor) 소자를 수직으로 쌓은 구조다. 사이리스터 소자는 일반적인 반도체의 P-N 접합 구조를 P-N-P-N으로 구성한 것으로 교류 전력을 직류로 전환하는 정류기에 주로 쓰였다. 양극(Anode)에서 전압을 걸어 전류를 흘리고 음극(Cathode)에서 역전압을 걸면 전류가 가둬지는 우물(Well) 효과가 생긴다. 이를 통해 0과 1을 판단한다.
복잡한 커패시터가 없이도 메모리 셀을 형성할 수 있으므로 커패시터 걱정 없이 회로 선폭을 줄이는 것이 가능하다. 기존 공정 장비를 그대로 활용할 수 있는 것도 장점이다. 무엇보다 커패시터 형성 공정이 필요 없다. 마스크 숫자 감소에 따라 제조 비용이 45% 줄어든다. 제품 면에서는 커패시터를 비우는 리프래시 작업이 필요 없어 대기모드 소비 전력을 10분의 1로 줄일 수 있다. 셀 면적은 30% 줄고 성능은 15% 상승한다는 것이 킬로패스의 설명이다.
쳉 CEO는 “독자 테스트 결과 검증을 마쳤다며 한국과 미국의 D램 제조업체와 사업 제휴, 라이선스 논의를 활발하게 진행할 계획”이라고 밝혔다. 20~31나노 D램 공정 기술 노드용 VLT 기술은 이미 제작이 완료됐다. 내년 10나노 노드의 D램을 위한 VLT 솔루션의 성능을 검증할 계획이다.
킬로패스는 지난 2001년 설립됐다. 지난해 매출액은 5000만달러 수준이다. 쳉 CEO는 “주요 D램 업체에 VLT기술을 라이선스하면 매출액이 기하급수적으로 늘어날 것이라 기대한다”고 말했다.
한주엽 반도체 전문기자 powerusr@etnews.com
