3DIC로 적층돼 있는 칩 간 연결부위 신뢰성을 확보할 수 있는 새로운 신소재와 공정이 국내 연구진에 의해 개발됐다.
지난 4일 KAIST에서 열린 `2012 TSV(관통형실리콘비아) 테스트 기술 워크숍`에서 최광성 ETRI 패키지연구팀장은 “3DIC가 주목받으며 적층된 칩의 연결부위 신뢰성을 어떻게 확보할 것인지가 업계 핫 이슈”라며 “기존 방법을 대체할 신소재와 공정 기술을 개발했다”고 발표했다.
이날 행사에는 삼성전자에서 40명, SK 하이닉스 33명, 앰코코리아 14명 등 관련 전문가 300여명이 참석했다.
최 팀장은 이날 “적층된 칩의 연결부위 본딩을 위해 폴리머에 솔더 파우더를 사용한 신소재를 만들었다”며 “이 소재를 표면처리한 뒤 작업 공정을 거쳐 신뢰성 높은 3DIC를 제작하는데 성공했다”고 말했다.
이 소재와 공정은 그동안 일본만이 특허를 가지고 있던 기술이다. 기존에는 솔더 산화막 및 이물질 제거에 쓰이는 플럭스라는 소재를 이용해 왔으나 기포와 부식을 유발하는 단점이 있었다.
이에 앞서 박준서 전기 및 전자공학과 연구교수는 웨이퍼상의 TSV 연결 여부를 판단하거나 테스트하는 방법론을 제시해 관심을 끌었다.
박 연구교수는 “신호를 세는 `카운터`라는 회로를 이용해 오실레이션 주파수 변화를 보는 방법으로 연결여부를 정확히 판단할 수 있다”고 설명했다.
김주희 KAIST 연구원(전기 및 전자공학과 박사과정 3년)은 TSV의 고주파 측정 및 분석을 통해 접속불량 여부를 찾아내는 독특한 방법을 제시했다.
김 연구원은 “측정하고자 하는 적층 칩 윗면을 탐침으로 찍어 주파수 영향에 따른 전류와 전압 비율을 분석하는 방법으로 3DIC의 신뢰성을 평가할 수 있다”고 덧붙였다.
이날 행사에는 조정호 SK하이닉스 연구위원과 김창식 테라다인 상무, 휴버트 워크맨 아드반테스트코리아 연구원, 김준철 KETI 센터장, 이한춘 동부하이텍 수석연구원 등이 TSV 관련 기술을 발표했다.
대전=박희범기자 hbpark@etnews.com
