IBM, 3차원 IC 공정 기술 개발

　3차원 반도체가 반도체 집적도 향상의 물리적 한계를 뛰어넘을 수 있도록 해주는 대안으로 떠오르고 있다.

　실리콘스트래티지스에 따르면 IBM은 3차원(3D) 집적회로(IC)를 가능하게 해주는 반도체 패키징 기술을 개발했다고 발표했다.

　IBM에 앞서 지난달 집트로닉스도 독자 웨이퍼 스케일링 기술에 기반을 둔 ‘다이대웨이퍼(die to wafer)’ 방식의 3D 반도체 제조 공정을 개발했으며 인텔도 현재 3D 회로 기술을 개발중이며 지난 9월 3개의 게이트를 갖춘 트랜지스터를 개발한 바 있다.

　IBM이 이번에 개발한 기술은 집트로닉스의 공정과 유사하게 웨이퍼와 웨이퍼로 다중층을 만들고 회로를 연결시키는 웨이퍼 수준의 배선접합(wire bonding) 기술에 기반을 두고 있으며 마찬가지로 시스템온칩(SoC) 설계를 위해 개발됐다.

　IBM리서치의 이사인 존 와로몬트는 “트랜지스터의 크기와 배선의 길이를 줄이면 보다 빠르고 강력한 칩을 만들 수 있지만 2차원의 트랜지스터는 물리적인 한계가 있다”며 “이같은 전통적인 스케일링 기술로는 성능의 도약을 얻어내는 것이 점차 힘들어지고 있다”고 말했다. 그는 또 “새 기술이 반도체 성능 향상에 새로운 가능성을 제시해줄 것”이라고 덧붙였다.

　IBM은 새 기술과 관련한 상세한 사항을 내달 9일부터 11일까지 샌프랜시스코에서 개최되는 국제전자디바이스회합(IEDM)에 제출하는 논문을 통해 상세히 밝힐 계획이다.

　<황도연기자 dyhwang@etnews.co.kr>