“미세 칩을 제작하려면 설계와 공정 간 상호 보완이 필수적입니다.”
박재홍 삼성전자 파운드리사업부 부사장은 크기가 갈수록 미세해지는 회로를 만들기 위해 설계·공정 인력 간의 끈끈한 상호 협력이 필요하다고 강조했다.
박 부사장은 22일 전남 여수 소노캄 호텔에서 열린 'ISOCC 2020' 행사에서 칩 미세화로 인해 생기는 설계 문제와 이를 해결하기 위한 각종 솔루션을 발표했다.
오늘날 칩은 7나노미터(㎚) 이하 초미세 선폭으로 만들어진다. 점차 칩 크기가 줄어들면서 기존에는 발견하기 힘들었던 다양한 문제가 발생한다.
전류가 흐를 때 저항이 커지고 이에 따라 전력 소모도 커지면서 칩이 제 기능을 발휘하지 못하거나 내구성이 약해질 가능성이 커졌다.
박재홍 부사장은 반도체 회로를 디자인하는 사람과 이 설계도를 바탕으로 칩을 만드는 공정 전문가 사이 끈끈한 협력으로 이 문제를 타개해야 한다고 주장했다. 업계에서는 이 작업을 디자인 기술 동시 최적화(DTCO·Design Technology Co-Optimization)이라고 부른다.
박 부사장은 각 반도체 제조 단계에서 나타나는 문제를 설계와 공정 부문이 서로 협력해서 해결하는 사례를 소개했다.
한 예로 칩을 구성하는 가장 기본적인 단위인 스탠다드 셀 크기가 점차 줄어들면서 각 층을 연결하는 구멍인 컨택 홀 설계의 한계가 왔다. 이때 공정 전문가들이 컨택 홀의 위치를 조정하면서 칩 설계자들의 부담을 덜어줄 수 있다.
또 칩 내 메모리 장치인 S램 제조에서는 설계자들이 공정 전문가의 어려움을 돕는다. S램 회로가 얇아지면서 커지는 저항을 공정 단계에서 해결하지 못하면서, 설계 전문가들이 S램 내 공급전압 상황을 추적하는 PVT 트래킹 장치를 설계해 넣는 방법이 있다.
이밖에도 박재홍 부사장은 삼성전자의 독자 3D 적층 방식인 'X-큐브' 기술 등으로 구현하는 시스템-기술 최적화(STCO)로 패키징 분야에서 칩 미세화에 대응하겠다고 밝혔다.
박 부사장은 “삼성전자 파운드리는 설계와 공정 간 상호 보완을 위해 1400여명의 설계 엔지니어가 일하고 있다”며 “지금 회사의 파운드리는 세계 2위의 위치에 있지만, 설계와 공정 부문이 서로 협력하는 생태계를 조성해 언젠가는 1위에 오를 수 있을 거라고 생각한다”고 말했다.
한편 매년 세계적인 반도체 석학들이 모이는 'ISOCC 2020'는 올해 17회째를 맞는다. 여수에서 지난 21일부터 나흘간 열리는 이 행사는 11개 국가에서 제출된 174개 논문을 전시하고, 22개 반도체 설계 관련 세션을 진행한다.
이날 기조 연설에는 삼성전자 연설과 함께 케이던스, 시놉시스 등 세계적 반도체 설계 툴 업체들이 인공지능(AI)과 반도체 설계 툴에 대해 발표했다.
여수=
강해령기자 kang@etnews.com
