관련 통계자료 다운로드 반도체대용량화기술 비교 지난 30여 년간 반도체 대용량화를 선도해 온 미세공정 기술이 패키지 기술의 강력한 도전을 받고 있다. 미세공정 기술이 30나노대 이하에서 높은 기술적 장벽에 부딪히면서, 패키지를 통한 대용량화에 눈을 돌리는 반도체업체들이 늘고 있기 때문이다. 공정기술의 한계는 또 하나의 셀에 여러 비트의 데이터를 저장하는 다 비트 셀(MLC) 기술의 부상도 재촉하고 있다. 이에 따라 고집적·대용량화를 겨냥한 반도체 기술 경쟁은 미세공정 중심에서, 패키지·다 비트 셀로 다원화될 전망이다.
반도체연구조합 안두수 과장은 “최근 들어 미세공정의 한계가 제기되고, 웨이퍼를 얇게 하는 기술과 효율적으로 쌓는 첨단 패키지 기술이 속속 개발되면서 변화의 바람이 불고 있다”며 “특히 패키지 기술을 통한 대용량화는 미세공정화에 비해 상대적으로 가격경쟁력이 높고, 기술 수준 또한 후발업체에게 진입 장벽이 될 만큼 급속히 발전하면서 세계 주요 반도체업체들이 패키지에 주목하기 시작했다”고 말했다.
특히 일본업계는 과거 대만에 전량 위탁했던 패키지분야를 최근 직접 챙기면서, 기술적 우위 확보에 사활을 걸고 있다. 국내 주요업체들도 최근 잇따라 패키지 인력을 충원하고 투자를 확대하고 있어, 패키지는 반도체 대용량화의 큰 흐름으로 부상하고 있다.
◇패키지 진영의 급부상=반도체 회로의 선폭을 의미하는 공정의 미세화는 미크론(㎛)에서 나노(㎚)로 발전하며, 반도체의 대용량·고집적화의 전통적이자 대표적인 방식으로 자리매김해왔다. 반면 패키지 기술은 선도업체 입장에서는 후발업체와 차별화할 수 있는 요소가 부족해 진입 장벽을 만들 수 없다는 인식이 굳어지면서, 반도체 후진국의 아이템으로 전락했다.
실제로 국내의 경우도 반도체 회사 내부에서 공정 연구팀과 패키징 연구팀간에 눈에 보이지 않는 경쟁이 벌어져 왔지만, 패키징 쪽이 승진이나 모든 면에서 공정 쪽에 비해 푸대접을 받아 온 것이 사실이다.
◇다 비트 셀 진영도 가세=한 개의 셀에 3비트(×3)·4비트(×4) 이상의 데이터를 저장하는 다 비트 셀(MLC) 진영도 반도체 대용량화 주도권 다툼에 가세했다. 다 비트 셀의 부상 역시 30나노 이하 미세공정의 기술적 어려움이 배경이다.
아직까지는 구조가 비교적 단순한 플래시메모리분야에만 적용되고 있지만, 향후 차세대메모리 제품들에도 응용될 가능성이 있다. 플래시메모리에서 다비트 셀 기술은 2005년 2비트 MLC 상용화를 시작으로 불붙기 시작했다. 현재는 3비트·4비트 이상의 연구가 진행되고 있다.
◇한계 극복 여부가 관건=대용량화를 주도하는 패키지 기술은 이론상으로 2층으로 쌓으면 용량이 2배, 100층으로 쌓으면 100배가 되는 셈이다. 현재 하이닉스와 엘피다는 20단 적층에, 삼성전자는 16단 적층에 성공했다. 그러나 이 기술은 아직 6-9단 적층까지만 상용화된 상태여서, 고층 칩에 대한 신뢰성 확보가 중요하다.
전통적 방식인 미세공정은 한 세대 진화하는데 따라 같은 크기에서 D램의 경우 용량을 40% 이상, 낸드플래시의 경우는 80% 이상 늘릴 수 있다. 패키지에 비해 용량 확대에 제한이 있으나 지금까지 이 분야에 대한 노하우가 광범위하게 축적돼 있어 신뢰성 검증은 가능하다. 하지만 30나노 이하 초미세화 기술 및 소재 발굴이 한계에 부딪혀 있다.
다비트셀은 아직 연구기반이 넓지 않고, 현재로서는 제품 특성의 열화 가능성이 제기되고 있다. 이에 따라 각각의 대용량화 기술은 현재 직면해 있는 기술적 한계 극복과 신뢰성 확보 시기를 얼마나 앞당기느냐가 성패의 관건이 될 전망이다.
심규호기자@전자신문, khsim
