[리딩 테크놀로지 2003](19)통합EDA

　올해 반도체 설계 분야의 최대 화두는 수천만게이트급 고집적 시스템온칩(SoC)을 나노미터(㎚)급 초미세회로공정을 활용해 단시간에 설계하면서 오류를 최소화하는 것이다. 이미 0.13미크론(㎛)급 공정은 본격화됐고 올 하반기에는 90㎚급 공정이 양산에 적용됨에 따라 이같은 기술적 문제는 최고 정점을 맞을 것으로 보인다.

　최근 반도체 설계의 중추적인 역할을 담당하는 설계자동화(EDA)툴의 전단계(프런트엔드)와 후단계(백엔드) 설계과정을 통합하려는 움직임도 바로 이 때문이다.

　그동안 반도체를 설계하려면 개념 설계에서부터 레이아웃, 로직 합성 등 반도체의 특정 기능을 디자인하는 전단계 설계와 회로의 배치배선 작업인 플레이스앤드라우팅(P&R) 등 후단계 설계로 나눠 각기 다른 형태의 툴을 사용해왔다. 또 인쇄회로기판(PCB) 설계, 패키지 설계, 공정단계에서의 설계검증 등에도 각각의 툴이 마련돼 있다.

　그러나 이처럼 전·후단계 설계, 전·후공정용으로 구분된 EDA툴들은 전단계에서 디자인한 설계 리소스들을 후단계나 이후 공정용 툴에 맞게 다시 변화(converting)시켜야 하는 어려움이 있는데다 집적도가 높은 SoC 등은 개발시간이 너무 오래 걸린다는 문제점이 대두돼왔다. 또 각 제조과정에서 HDL·C 등 다른 언어로 코딩한 디자인 리소소들의 검증작업도 만만치 않았다.

　특히 전단계의 대표적인 과정인 회로 합성(synthesis) 작업은 해당 툴로 완전히 오류검증을 마쳐도 후단계의 배치배선(P&R) 작업을 거쳐 웨이퍼 제조에 들어가면 예상밖의 심각한 오차가 발생한다는 문제가 노정돼왔다.

　이를 해결하기 위해 EDA업계는 합성툴과 P&R툴을 통합해 단일 툴로 디자인하도록 하는 ‘통합EDA툴’ 개발에 집중하고 있다. 전단계 핵심 디자인 작업과 후단계 작업을 단일한 툴로 설계하면 디자인한 리소스를 전환하는 과정이 필요없고 검증작업도 단순해져 개발기간을 대폭 줄일 수 있는 장점이 있기 때문이다.

　지난해 EDA업계의 최대 화젯거리였던 시놉시스와 아반티의 합병도 시놉시스의 전단계 합성툴 ‘피지컬 신서시스’와 아반티의 후단계 P&R툴 ‘아스트로’를 합쳐 통합솔루션을 내놓기 위해서였다. 이를 바탕으로 시놉시스는 두 제품을 통합한 ‘크라우칭 타이거’를 곧 시중에 선보일 계획이다.

　최근 한국시장에 진입한 마그마는 0.13㎛급 미세회로 설계의 합성과 P&R 통합뿐만 아니라 설계 중간과정에서 시뮬레이션 및 검증을 통해 설계시간을 획기적으로 단축한 ‘블라스트 퓨전’이라는 신개념 툴을 발표하기도 했다.

　케이던스의 경우 ㎚급 미세회로 설계에서 시스템 레벨 설계, 로직 설계, 실제 칩을 완성하는 단계를 이어주는 가상 프로토타이핑 솔루션 ‘SoC 인카운터’를 대응제품으로 내놓았다. 개발하려는 제품을 가상으로 유추해 작동시킬 수 있도록 하는 이 솔루션은 고집적 SoC를 구현하는 새로운 접근방법으로 평가받고 있다.

　전문가들은 “통합 EDA 기술이 70·50㎚ 등 향후 반도체 주력공정이 될 초미세회로공정의 도입시기를 앞당기는 반도체 기술혁신의 구심점이 될 것으로 전망된다”고 입을 모으고 있다.

<정지연기자 jyjung@etnews.co.kr>