인텔, 나노기술 개발 주력

　미국 인텔이 반도체를 설계하는 회로선폭을 현재의 130㎚ 수준에서 100㎚ 이하로 떨어뜨리기 위해 필수적인 나노기술 개발에 본격 나서고 있다.

　C넷에 따르면 인텔은 오는 12일부터 4일 동안 캘리포니아주 새너제이에서 열리는 개발자 회의에서 최근 역점을 두고 개발하고 있는 다층게이트 트랜지스터와 탄소 나노튜브 등을 골자로 하는 나노기술 개발 청사진을 발표할 계획이다.

　이들 중에 다층게이트 트랜지스터는 칩 부품의 크기를 획기적으로 줄일 수 있다는 점에서 큰 관심을 끌고 있다.

　일반적으로 반도체는 성능이 높아질수록 트랜지스터들 사이에 흐르는 전력이 높아지는 반면 전력의 양을 통제하는 트랜지스터 게이트의 두께는 원자 몇 개를 포개놓은 것에 불과할 정도로 얇아진다.

　이러한 상황에서는 게이트를 통과하는 전력의 전압이 높아져 반도체의 집적도를 높이는 데 한계가 있는데 트랜지스터의 게이트 수를 늘리면 이러한 문제를 해결할 수 있을 것으로 기대를 모으고 있다.

　반도체 컨설팅회사 인사이트64의 애널리스트 나단 브루크우드 등 관련업계 전문가들은 인텔이 트랜지스터에 2개 또는 그 이상의 게이트를 설치하는 다층 게이트 개발에 주력하고 있다고 밝혔다.

　또 최근 인텔이 개발한 탄소 나노튜브도 기존의 금속선을 대체하는 재료로 이를 사용하면 반도체 칩의 기본구조까지 완전히 새롭게 설계할 수 있다. 이를 통해 칩의 크기를 획기적으로 줄이면서 처리속도가 빠르고 가격은 저렴한 ‘꿈의 반도체’를 생산할 수 있게 된다.

　전문가들은 인텔의 이러한 나노기술 상용화가 내년 하반기 펜티엄4 후속제품으로 출시되는 ‘프레스콧(Prescott)’에서 처음으로 실현될 것으로 전망하고 있다. 프레스콧의 회로선폭은 90㎚로 기존의 실리콘 및 트랜지스터 기술로는 도전하기 어려운 영역으로 인식돼 왔다.

　<서기선기자 kssuh@etnews.co.kr>