KAIST, 테라급 반도체 제작 "새길"

　나노 구조의 기억소자를 제작하기 위한 기반기술인 나노급 선폭 단선 패터닝(Patterning) 기술이 국내 연구진에 의해 개발돼 테라비트(10¹²비트:1G비트의 1천배)급 상온 단전자 기억소자를 제작할 수 있는 길이 열렸다.

　한국과학기술원(KAIST) 이귀로·홍성철 교수팀은 과학재단으로부터 연구비를 지원받아 지난 95년부터 3년여 연구 끝에 국내에서는 처음으로 전자선 직접묘화 방법을 이용한 선폭 50㎚ 이하의 단선 패터닝에 성공, 이를 기반으로 한 저온 SOI(Silicon On Insulator)단전자 터널링 트랜지스터 제작에 성공했다고 30일 발표했다.

　단전자 현상은 전자 한 개가 저장점에 들어가고 나가면서 나타나는 고전 물리적인 현상을 일컫는 것이며 저온 SOI 단전자 터널링 트랜지스터는 저온인 4.2K(영하 2백86.8℃)에서 동작하는 SOI기판 위의 트랜지스터로 전자 하나가 터널링되는 현상을 관찰할 수 있는 구조를 가지고 있다.

　전자선 직접묘화법이란 사진현상 기법을 이용하는 기존의 전자회로 제작과정과는 달리 직접 전자선을 패터닝시키려는 감광물질에 주사함으로써 아주 작은 선폭의 패터닝 결과를 얻고자 할 때 사용하는 반도체 패터닝 방법 중의 하나다.

　이귀로 교수는 『이번에 개발된 기술이 차세대 기억소자에 필요한 기반기술을 국산화했다는 점에서 큰 의의가 있으며 개발시기도 선진국들과 큰 차이가 없어 원천기술 확보 측면에서도 성과를 거두었다』고 말하고 『생산성 향상 등과 관련된 제반기술이 확보된다면 30㎚차세대 테라비트급 기억소자도 조만간 제작될 수 있을 것』이라고 설명했다.

<정창훈 기자>