3차원 반도체 패키징기술 개발

극소형 이동통신기기, 노트북PC 등 정보통신 단말기 분야에서 활용될 수 있는 3차원 공간개념을 가진 반도체 패키징 기술이 개발됐다.

22일 한국과학기술원(KAIST, 원장 윤덕용) 재료공학과 백경욱 교수팀은 LG반도체와 공동으로 2억1천만원의 연구비를 투입해 반도체 제조시 기판 평면에 반도체를 단순하게 집적하는 2차원 개념을 넘어선, 수개의 반도체를 다층으로 집적시키는 3차원 공간개념을 가진 3D패키징 기술을 개발했다고 밝혔다.

전자제품의 성능, 신뢰성을 결정하는 핵심기술인 3D패키징 기술은 칩을 벽돌 쌓아올리듯 수직구조로 배열, 전기적으로 연결하는 기술로 작은 면적에 많은 반도체 소자를 집적시킬 수 있어 최근들어 반도체 분야 첨단 핵심기술로 꼽히고 있다.

현재 3D 패키징기술은 전자제품의 크기를 극소화시키면서 성능을 극대화시킬 수 있다는 장점에도 불구하고 공정이 복잡하고 웨이퍼당 3차원 적층 패키지를 제조하는 데 따른 단가가 높아 그간 개발이 미흡했다.

이번에 개발된 패키징 기술은 미국 어빈센서사가 개발한 3D패키지 기술과 달리 원장 웨이퍼 대신 먼저 일정한 크기를 가지는 세그먼트로 분리해낸 후 폴리머를 사용해 측면절연 공정과 재배열 공정을 수행하기 때문에 칩 주위의 수율 손실없이 사용할 수 있다는 점이 특징이다. 과기원은 3D패키지 기술을 이용해 반도체를 제작한 결과, 기존 과정보다 생산과정을 크게 단축시켰다고 밝혔다.

과기원은 이번 3D 메모리소자 패키지 개발에 성공함에 따라 64MD램 또는 그 이상의 기억용량을 갖는 반도체를 다층화시킴으로써 2백56MD램 이상의 3차원 패키지 제조가 가능해졌음은 물론 기가급 메모리소자 등의 다층 패키지 제작이 가능하게 됐다고 밝혔다.

<대전=김상룡 기자>