알테라, PLD 아키텍처 "APEX" 사양 공개

　프로그래머블로직디바이스(PLD) 공급업체인 알테라가 차세대 PLD 아키텍처로 내년 상반기에 출시할 「APEX20K」 제품의 기본 사양을 공개했다.

　0.25 및 0.18미크론 공정의 6층 메탈 구조를 갖는 이 제품은 10만∼1백만게이트의 총 7개 모델로 최대 4만2천개의 논리소자와 54만비트 램(RAM) 기능을 지원한다.

　또 이 제품은 1백25㎒의 빠른 시스템 성능을 보유하며 5V 및 3.3V 작동 전압에서 모두 사용할 수 있도록 자체 특허 기술인 멀티볼트 인터페이스 기능도 채택될 예정이다.

　특히 「APEX20K」는 LUT(Look Up Table), P Term 블록(Product Term Block), RAM EABs(Embedded Array Block) 등 3가지 구조를 하나의 PLD에 통합한 멀티코어 구조를 채택함으로써 복합 및 고성능 시스템 제조에까지 대응할 수 있다고 회사측은 밝혔다.

　알테라는 또한 「APEX20K」 출시에 대응, 1백만게이트급 이상의 고집적 PLD 설계를 지원하는 제4세대 PLD 개발 시스템인 「쿼터스(Quartus)」도 내년 1·4분기부터 본격 공급할 예정이다.

<주상돈 기자>