도쿄일렉트론(TEL)이 1나노미터(㎚) 수준 초미세 반도체 회로를 위한 핵심 기술을 확보했다. 후면전력공급과 극자외선(EUV) 노광 공정 제어 기술로, TEL은 2029년께 1㎚ 반도체 회로 구현이 가능할 것으로 전망했다. 1㎚는 10옹스트롬(A)으로, 반도체 회로 단위의 새로운 지평을 여는 분수령으로 평가받는다.
야마모토 토모나리 TEL 기업혁신부 펠로우는 15일 전자신문과 반도체 패키징 발전전략 포럼이 공동 주최한 '반도체 한계를 넘다' 콘퍼런스에서 “반도체 진화는 회로 간격을 줄이는 것 뿐 아니라 트랜지스터 구조와 소재 혁신도 필요하다”며 1㎚ 수준 초미세 회로를 구현할 TEL 신기술들을 소개했다.
TEL은 먼저 후면전력공급 기술을 공개했다. 이는 웨이퍼 뒷단에서 전력을 공급하는 기술로, 신호를 주고 받는 회로와 전력 공급용 회로를 분리하는 것이 핵심이다. 웨이퍼 윗부분에 보다 많은 신호 회로를 구현할 수 있는 반도체 성능을 극대화하는 방법으로 주목받고 있다. 삼성전자·TSMC·인텔 등이 개발 중이나 아직 상용화 사례는 없다.
야마모토 펠로우는 “후면전력공급을 위해서는 웨이퍼를 왜곡 없이 접합(본딩)해야하고 400도 이하 저온에서 공정이 가능해야한다”며 “TEL은 '퓨전 본딩' 공정 기술과 각종 변수 제어로 웨이퍼 왜곡을 상당 수준 개선했다”고 설명했다.
또 후면전력공급이 CFET의 핵심 요소가 될 것이라며 1㎚ 구현에 중요 역할을 할 것이라 내다봤다. CFET은 가장 최신 트랜지스터 구조인 '게이트올어라운드(GAA)'를 잇는 차세대 구조로, GAA를 수직 적층하는 것이 골자다. 1㎚ 공정은 CFET 구조에서나 가능할 것으로 예상되는데, TEL은 이 시기를 2029~2030년으로 전망했다.
야마모토 펠로우는 1㎚ 공정을 위해 EUV 회로 수정 기술이 필요하다고 강조했다. EUV는 워낙 미세한 회로를 새기기 때문에 회로가 거칠어지거나 잘못 연결(브릿지)되기도 한다. '확률론적 오류(스토캐스틱)'라고 부르는 결함이다. 1㎚ 수준에서는 이같은 결함이 더 잘 발생하기 때문에 회로를 직접 수정·제어하는 기술이 필수다.
TEL은 지난 7월 EUV 회로를 수정할 수 있는 '아크레비아 장비'를 개발, 시장 공략 중이다. 야마모토 펠로우는 “가스 클러스터 빔이라는 높은 에너지 빔을 조사, 미세 회로 치수와 모양 수정이 이뤄진다”며 “회로 라인의 거칠기가 개선되고 EUV 노광의 확률적 결함이 감소하는 것을 확인했다”고 말했다. 해당 장비는 여러 차례 EUV 빛을 쏘는 노광 공정 단계도 줄일 수 있다. 비용 절감이 시급한 반도체 제조사를 공략할 TEL의 승부수가 될지 주목된다.
권동준 기자 djkwon@etnews.com
