반도체 제조비 경감책 시급

　천정부지로 치솟는 반도체 제조 비용 때문에 신생기업이나 대학의 반도체 프로젝트가 타격을 받고 있어 대책 마련이 시급하다는 주장이 제기됐다.

　EE타임스에 따르면 샌프란시스코에서 열리고 있는 국제반도체회로콘퍼런스(ISSCC)에 참석한 주요 패널들은 이구동성으로 이같이 주장하고 다양한 대안을 내놓았다.

　아기어시스템스의 저명 엔지니어인 로저 마이니어에 따르면 30∼35층 마스크 세트의 가격은 130㎚ 공정일 경우 65만달러이지만 90㎚ 공정에서는 140만달러에 달한다. 또 공유 마스크 또는 웨이퍼를 이용한 프로토타입 비용은 130㎚ 공정에서 7만7000달러이지만 90㎚ 공정에서는 12만달러에 이른다.

　이에 대해 스위스연방기술연구소(SFIT)의 전자공학 교수인 퀴팅 후앙은 “학생들이 파운드리 프로토타입 프로그램에 참여할 수 있도록 10만달러 이상의 보조금을 받아내는 것은 거의 불가능하다”고 말했다. 그는 학생들이 최신 기술에 대한 접근이 차단됨에 따라 전자공학에 대한 관심을 다른 곳으로 돌릴 것을 우려했다.

　IBM 왓슨연구소의 매니저인 데일 피어슨은 “우리는 문제를 정의하고 해법을 찾아내야만 한다”고 지적했다.

　반도체 제조 비용이 부담스럽기는 비교적 단단한 기업도 마찬가지다. 브로드컴의 제조 및 운영담당 부사장인 배히드 매니안은 “90㎚ 칩 개발 비용은 총 4000만달러에 이르는데 수년전 350㎚ 공정에서는 이 비용이 200만∼250만달러에 불과했었다”며 “이같은 제조비용 폭등 현상은 투자의 감소로 이어지며 결국 무어의 법칙에 장애물이 될 것”이라고 전망했다. 그는 “무어가 반도체 제조 경비는 2배 이상, 즉 5∼6배씩 늘어난다는 점을 간과했다”고 지적했다.

　패널들은 이같은 환경하에서 첫 프로토타입을 제대로 만드는 것이 중요하며 이에 따라 보다 확립된 설계, 새로운 툴, 설계자·마스트 제작자·제조업자간의 원활한 의사소통이 요구된다고 입을 모았다.

　팹 없는 반도체 업체인 아에룰로스의 CTO인 스테파노스 시디로포울로스는 “기업은 정확한 반도체 모델, 일치하는 설계 방법론, 실수를 피하도록 해줄 설계 검사 툴을 필요로 한다”고 말했다. 또 파운드리 업체인 TSMC의 전무 데이비드 솅은 “칩 업체들은 새 설계 프로젝트에 앞서 비즈니스 전망에 대해 주의해야한다”고 조언했다.

　패널들은 파운드리가 다중프로젝트 웨이퍼(셔틀) 프로그램을 제공해줄 것을 요청했는데 TSMC 등은 자사가 이미 그같은 방법을 모색하고 있다고 밝혔다. 또 보다 프로그래밍이 유연한 반도체도 대안으로 제기됐는데 IBM과 TSMC 등이 이같은 프로젝트를 진행하고 있다고 소개했다.

　<황도연기자 dyhwang@etnews.co.kr>