50나노미터급 메모리반도체기술개발

기존 반도체 제조기술의 한계를 뛰어넘을 수 있는 새로운 구조의 나노트랜지스터가 국내 연구진에 의해 세계 처음으로 개발됐다.

테라급나노소자개발사업단 나노CMOS개발팀 신형철 교수(한국과학기술원 전자전산학과)팀은 7일 원광대 이종호 교수팀과 공동으로 기존 반도체 소자에 적용되고 있는 소스(전자공급터미널)/드레인(전자회수터미널) 확장영역(LDD) 대신 전기적으로 전자를 유기해 형성된 반전층을 사용, 게이트폭을 기존 130나노미터에 비해 크게 줄인 50나노미터급의 새로운 반도체 소자를 개발하는 데 성공했다고 발표했다.

이 연구에는 삼성전자가 지난 99년 5월부터 5000만원을, 정부가 올 8월부터 프론티어연구사업으로 선정해 5억5000만원을 각각 지원했다.

연구팀은 반도체 소자 안의 메인게이트 양측에 보조게이트를 만들어 소스의 전자를 유도해내는 방법으로 반도체 소자의 소스/드레인 확장영역 간격을 기존 50나노미터에서 2나노미터로 좁혀 단채널 억제를 통해 게이트의 폭을 50나노미터급으로 축소했다.

이 기술은 특히 양산이 가능한 구조로 테라급 반도체 메모리와 시스템온칩 등 차세대 반도체에 적용이 가능하다고 연구팀은 설명했다.

연구팀은 새로운 반도체 구조가 모의실험 결과 20나노미터까지 동작이 가능한 것을 확인했다고 밝혔다.

이조원 테라급나노소자개발사업단장은 『이번 개발된 기술을 바탕으로 오는 2010년까지 총 210억원의 연구비를 투입해 실리콘 반도체 소자의 극한인 20나노미터급 소자 개발에 나설 계획』이라고 말했다.

<정창훈기자 chjung@etnews.co.kr>