TSMC가 2028년 양산을 목표로 하는 A14 공정에서 6T 고밀도 S램(Static Random-Access Memory 비트셀 크기를 0.017㎛²(마이크로제곱미터) 미만으로 줄일 예정이다. N5(5나노) 공정이 등장한 2020년 이후 약 8년 동안 0.021㎛²에 머물러 있던 'S램 스케일링'이 재개된다.
26일 업계에 따르면 TSMC는 '0.017㎛²' 미만 세계 최소 S램 셀 크기와 최고 수준의 S램 매크로 밀도를 달성했다는 연구 결과를 연말 발표한다. 공개된 기준으로 TSMC A14가 인텔·삼성전자 대비 셀 크기에서 가장 앞서게 된다.
인텔 18A 공정은 고밀도 셀 0.021㎛², 매크로 밀도 최대 38.1메가비트/㎟를 지난해 ISSCC에서 보고한 것이 가장 최신이다. 일부 비교에서 TSMC 2나노와 비슷한 블록 밀도를 보인 것으로 평가되나, 셀 면적 자체는 A14보다 크다. 삼성전자는 게이트올어라운드(GAA) 구조를 비교적 일찍 도입했지만, 최신 공정에서 구체적인 S램 셀 수치가 거의 공개되지 않아 직접 비교가 어렵다.
S램은 CPU·GPU·AI 가속기 칩 내부에 들어가는 초고속 캐시 메모리다. 비트셀(최소 단위 메모리 셀)이 작아질수록 같은 면적에 더 많은 메모리를 넣을 수 있어 성능과 전력 효율에 직접적인 영향을 미친다. 그러나 미세공정이 진전되는 동안 S램은 구조적 한계로 인해 잘 줄어들지 않았다. TSMC의 경우 N5 이후 N3, N2 세대에서도 고밀도 6T S램 비트셀 크기가 사실상 정체됐다는 평가가 많았다.
반도체 미세화는 보통 논리 회로를 중심으로 이야기한다. 선폭이 줄어들면 같은 면적에 더 많은 트랜지스터를 넣어 계산 성능이 올라가고 전력도 줄어든다. S램은 칩 안에 들어가는 임시 저장 장치로, 데이터를 읽고 쓰는 동안 내용이 바뀌지 않도록 안정성을 동시에 확보해야 한다.
이 때문에 선폭이 줄어드는 동안에도 S램 셀은 잘 작아지지 않았고, 칩에서 S램이 차지하는 비중이 상대적으로 커졌다. AI 가속기처럼 대량의 데이터를 빠르게 주고받아야 하는 칩에서는 이 비중이 특히 문제가 된다. 캐시가 부족하면 외부 메모리를 자주 오가게 되고, 계산 속도가 빨라져도 전체 성능은 기대만큼 나오지 않는다. 이번에 S램 셀이 다시 작아진다는 것은 계산 부분뿐 아니라 저장 부분까지 함께 미세화할 수 있게 됐다는 의미다.
TSMC에 따르면 A14는 전 세대 N2 대비 속도 10~15% 향상, 전력 25~30% 절감, 칩 밀도 약 20% 증가를 목표로 한다. 이 밀도 향상에는 로직과 S램 스케일링이 모두 기여하는 것으로 설명된다.
AI 칩과 고성능 연산 칩에서 메모리 병목이 갈수록 심각해지는 상황에서, S램 밀도가 다시 개선되면 같은 다이 면적 안에 더 큰 캐시를 넣거나 동일한 캐시 용량을 더 작은 면적으로 구현할 수 있다. 다만 실제 양산 시점의 수율, 비용, 고객사 채택 여부, 그리고 후면 전력 공급(BSPDN) 적용 여부 등은 아직 미공개다.
TSMC는 “4.5㎛ SoIC(3D 적층기술) 본드 피치를 지원하는 혁신적 재배선층, 고성능 캐패시터, 실리콘관통전극 등 시스템 레벨 통합을 위한 기술도 함께 개발했다”며 “양호한 수율과 소자 진척을 바탕으로 A14 기술은 2028년 양산을 향해 순조롭게 진행 중”이라고 밝혔다.
이형두 기자 dudu@etnews.com
