일 메모리 셀 미세화 경쟁

D램회로의 미세화가 진행되고 있는 가운데 메모리셀의 형성기술이 중요한 연구테마로 떠오르고 있다. 특히 2백56M이후의 D램을 개발하는데 메모리셀을 구성하는 캐퍼시터(집적도)를 미세화하는 동시에 효율적으로 형성하는 기술 이 안정생산을 위해 필수적이기 때문에 일본의 반도체업체들이 이의연구개발 에 전력을 기울이고 있다.

메모리 셀의 형성기술은 크게 분류해 트랜지스터상에 캐퍼시터를 형성하는 「스탁형」과 실리콘 기판안에 홈을 파서 그 측면 면적을 이용하는 트렌치형 등 두가지가 있다.

스탁형에서는 트랜지스터 위에 폴리실리콘전극을 쌓아 올려 형성한 積層용 량부(스택전극)에 전하가 축전된다. 셀과 주변회로 사이에 커다란 段差가발 생하기 때문에 적층용량부를 낮게 해 주변회로와의 단차를 가능한 적게 하는것이 관건이다. 그런데 전극을 낮게 하면 정전용량을 충분히 확보할수 없기때문에 D램이 정상적으로 구동하지 않는다는 문제가 생긴다.

이를 극복하기 위해 NEC는 高유전체재료인 티탄酸스트론튬에 바륨을 첨가 해 티탄산 바륨스트론튬膜을 개발했다. 이것을 스탁전극으로 사용, 높이를0.33미크론으로 낮추면서 1G상당의 용량면적(0.25평방미크론)을실현했다.

이와 함께 NEC는 폴리실리콘전극 상에 半球粒狀실리콘을 형성, 컨덴서를소형화하더라도 필요 정전용량을 확보할 수 있는 기술도 개발했다. 반도체제 조장치업체 아넬바社는 이미 이 기술을 응용한 제조장치를 제품화했다.

한편 1GD램의 개발에 트렌치(홈)형을 채용하고 있는 도시바는 기존의 케미 컬 드라이 에칭(CDE)기술을 트렌치의 형성에 응용한 「보틀형 트렌치구조」 라는 새 기법을 개발했다. 이것은 트렌치하부만을 等方으로 에칭하는 방법으로 보틀형의 홈을 형성, 트렌치상부에 트랜지스터 확산층과 산화막을 형성하고 있다.

도시바는 이 기법을 채용, 미세한 셀면적에서도 종래의 트렌치구조와 비교 1.3배에서 1.5배의 캐퍼시터용량을 확보할 수 있도록 했다.

메모리 셀의 형성방법으로서 스탁형, 트렌치형중 어떤 방식이 보다 효율적인지에 대해선 아직 객관적인 평가가 나와있지 않다. 따라서 금후 각 업체는 양자사이에서 시행착오를 되풀이할 것으로 보인다. (申基成기자)