시높시스코리아, "소스레벨디자인" 튤 발표

전자설계자동화(EDA)툴 공급사인 시높시스코리아(대표 최세연)가 상위레벨 설계기법을 사용하는 하드웨어 설계자들을 위한 "소스레벨디자인" 툴을 29일 발표했다. 시높시스코리아는 베타테스트가 진행중인 "소스레벨디자인"툴을 소개하고 오는 6월부터 영업및 지원에 나서기로 했다.

"소스레벨디자인"툴은 전체설계시간의 70%를 차지하는 설계 스펙 및 게이트 레벨회로의 검증시간을 50%가량 줄여 전체 회로설계시간을 기존의 65%수준 으로 낮출 수 있다.

시높시스코리아는이 툴이 설계에 필요한 모든 재원을 집약시켜 설계를 효율 화하는 디자인소스 및 소스레벨에서 직접 성능기능을 분석평가하고 예측하는 HDL어드바이저로 구성되어 있다고 설명했다.

이에 따라 설계의 모든 내용을 소스(설계기본데이터)레벨에서 이룰 수 있어전자설계시 구체적 설계에 들어가기 전에 분석평가및 문제를 예측해설계의 질을 높이고 시간을 절약할 수 있다는 것이다.

이툴은 특히 VHDL및 베리로그HDL을 모두 사용할 수 있는데 시높시스코리아는 3.4분기부터 전자업계를 대상으로 영업 및 지원체제를 본격화한다는 계획 이다. <이재구 기자>