10나노대 핀펫(FinFET) 공정이 발달하면서 반도체설계 자동화(EDA) 툴 시장에 격변이 예상된다. EDA툴은 칩의 각 영역을 설정하는 설계 단계부터 전공정, 후공정, 검사 등 칩 제작 전반에 쓰인다.
케이던스는 시스템온칩(SoC)용 배치·배선(P&R) 툴 ‘이노버스 시스템(Innovus Implementation System)’을 최근 출시했다.
신제품은 16나노(㎚) 이하 핀펫 등 최신 공정을 지원한다. 지금까지의 P&R툴 솔루션이 전력·성능·면적(PPA)이나 블록 간 데이터 처리시간(TAT) 둘 중 하나의 특성만 끌어올리는 데 주력했다면 이 툴은 두 마리 토끼를 모두 잡았다. PPA는 종전보다 10~20%가량 개선했고 TAT는 최대 10배정도 줄일 수 있게 만들었다.
이처럼 10나노대 핀펫 등 시스템반도체에 기술적 진보가 이어지면서 EDA툴 업계는 각자 시장점유율을 높이기 위해 박차를 가하고 있다.
EDA툴 시장은 시높시스·케이던스·멘토그래픽스 등 3개사가 대부분을 점유하고 있다. 시높시스는 시스템온칩(SoC) 등 논리 연산 비중이 높은 시스템반도체 설계에, 케이던스는 아날로그반도체 설계와 칩 제작공정 쪽에, 멘토그래픽스는 검증 및 에뮬레이션(다른 컴퓨터의 명령을 실행할 수 있게 하는 기능) 툴 등에 각각 특화됐었다.
삼성전자, TSMC 등 반도체 외주생산 업체들은 그동안 칩을 설계할 때 특히 P&R에 강한 시높시스의 ‘갤럭시 디자인 플랫폼’을 주로 써왔다. 시높시스에 따르면 핀펫 기반 프로세서의 90% 이상이 이 회사의 툴을 사용했다. 갤럭시 디자인 플랫폼의 P&R툴은 ‘IC 컴파일러(IC Compiler)로 웨이퍼 처리량(쓰루풋) 등 TAT에 초점을 맞췄다. 10나노대 핀펫에서도 마찬가지다.
하지만 칩의 집적도가 커지고 이에 10나노대 핀펫 등 공정 기술이 발달하면서 업체마다 특성이 다른 툴을 사용하면 오류가 발생할 가능성이 커졌다. 미세 공정으로 갈수록 칩 설계에서부터 전·후공정, 인쇄회로기판(PCB), 검증 등에 이르기까지 제반 과정이 변해야 한다. 이들 모두를 보유한 수직적 EDA 플랫폼의 중요성이 커진 셈이다.
케이던스는 시스템반도체 설계용 툴을 보강하기 시작했다. 공정기술(IP) 및 PCB 설계·검증 솔루션에 독보적이기 때문에 칩 설계만 강화하면 수직적 플랫폼을 갖출 수 있다. 회사는 업계 전문가를 영입하고 지속적인 인수합병(M&A)으로 역량을 키웠다. 지난해 64비트 옥타코어 중앙처리장치(CPU) 등 고성능·저전력 프로세서용 사전 검증 솔루션에 두각을 보였던 재스퍼를 인수하기도 했다.
이 결과 실제 이 회사의 기존 P&R툴 ‘인카운터(Encounter)’의 시장 점유율은 40%까지 커졌다. 이전까진 시높시스가 거의 독점해온 시장이다. EDA툴 분석가 개리 스미스는 “시높시스가 칩 설계에 강했지만 케이던스가 이를 빠르게 따라잡고 있다”고 말했다.
시높시스는 자사 갤럭시 디자인 플랫폼을 핀펫용 노광(리소그래피) 공정의 속도를 높일 수 있게 개선했다.
업계 전문가는 “이번 케이던스 툴 출시로 EDA툴 업계가 재편될 것”이라며 “‘아날로그’에만 강점이 있었던 케이던스가 업계 강자로 급부상하고 있다”고 말했다.
김주연기자 pillar@etnews.com
