네패스가 첨단 패키징 기술 중 하나인 팬아웃-패널레벨패키지(FO-PLP)를 적용한 양산 제품을 확대한다. 기존 전력관리반도체(PMIC)에 이어 코덱 칩, 애플리케이션프로세서(AP) 등으로 시장 저변을 넓힌다. 네패스의 앞선 팬아웃(FO) 기술력을 활용한 시스템인패키지(SiP), 2.5·3D 등 차세대 패키징 시장 수요에도 대응한다.
김종헌 네패스 최고기술책임자(부사장)는 '반도체 패키징 데이 2022'에서 “지난해 FO-PLP로 세계 최초 PMIC를 양산한 데 이어 코덱 등 애플리케이션을 늘려가고 있다”면서 “향후 AP나 AP와 그래픽처리장치를 결합한 APU까지 FO-PLP로 양산할 것”이라고 밝혔다.
FO-PLP는 둥근 웨이퍼가 아닌 사각형 패널에서 패키징 하는 기술이다. 네패스는 가로×세로 600㎜ 패널 양산 기술을 확보하고 있다. 일반적인 12인치 웨이퍼에서 패키징할 때보다 생산량을 5배 이상 늘릴 수 있는 차세대 기술로 꼽힌다. 네패스는 지난해 4분기부터 글로벌 반도체 기업의 PMIC를 FO-PLP로 공급 중이다. 업계 최초로 네패스는 FO-PLP 양산 설비 구축을 위해 수천억원을 투입한 바 있다.
네패스는 PMIC뿐만 아니라 코덱 칩도 양산에 돌입했다. AP 등 다른 칩도 현재 FO-PLP 양산을 위해 고객과 협의 중인 것으로 알려졌다. 구체적인 고객사는 공개하지 않았다. 김 부사장은 “단일 칩 FO-PLP 외에 두 개 이상 칩을 패키징하는 것까지 고려하면 적용 제품은 더 많다”며 “앞으로 보다 다양한 분야에서 FO-PLP를 활용할 수 있을 것”이라고 말했다. FO-PLP 시장 확대가 기대되는 대목이다.
네패스는 차세대 패키징 시장 공략도 본격화한다. 2.5D와 3D 패키징, 3D 패키지온패키지(PoP) 기술이 대표적이다. PoP는 패키지 위에 다른 기능을 하는 패키지를 쌓는 기술이다. 네패스는 발열을 최소화하고 패키지 두께를 줄인 초박형 PoP를 개발, 기술 검증(퀄)을 통과했다. 경쟁사 대비 패키징 두께를 26% 줄일 수 있다는 것이 김 부사장 설명이다.
기판이 없는 SiP도 네패스가 주력하는 분야다. 네패스만의 재배선(RDL) 기술을 활용한 SiP로 올해 초 첫 양산 제품을 선보였다. 기존 패키지 대비 크기를 3분의 1로 줄이고 신호 전달 거리도 30% 짧아졌다. 네패스는 반도체를 수직으로 쌓는 3D 스태킹 기술도 개발 중이다.
네패스 차세대 패키징 시장 공략은 뛰어난 팬아웃 기술에 기인한다. 팬아웃은 반도체 입·출력 단자(I/O)를 칩 밖으로 배치, I/O 수를 늘리는 기술로 보다 많은 신호를 주고 받을 수 있다. 네패스 주력 패키징은 모두 팬아웃을 기반에 둔다. 김 부사장은 “네패스는 광범위한 첨단 패키징 기술을 보유해 시대에 앞서나간 패키징 솔루션을 제공할 것”이라며 “단순 후공정이 아닌 첨단 백엔드 파운드리로서 역할을 수행할 계획”이라고 밝혔다.
권동준기자 djkwon@etnews.com
