삼성전자가 차세대 패키징 설계 역량을 강화한다. 여러 칩을 하나로 묶는 '칩렛' 기술이 부상하면서 패키징 설계 생태계 변화가 요구되기 때문이다. 올해 어드밴스드 패키지 설계팀을 만든데 이어 고객과 협업해 패키징을 설계할 조직을 확대, 시장 패러다임 전환에 신속 대응한다.
오경석 삼성전자 TSP 총괄 패키지 설계팀장(부사장)은 '반도체 패키징 데이 2022'에서 “반도체 최종 고객이 칩을 직접 개발하는 추세로 전환되면서 반도체 성능과 칩 크기를 줄이기 위한 이종 결합 수요가 크게 늘었다”면서 “여러 칩을 하나의 패키지에 담아야하는 만큼 패키지 기획과 설계 과정이 매우 중요해졌다”고 밝혔다.
기존 반도체 칩은 인텔이나 AMD 등 전통적 칩 제조사가 도맡았다. 최근에는 애플과 테슬라 등 스마트폰·완성차 업체 뿐 아니라 구글·바이두·메타 등 인터넷서비스사업자(ISP)까지 자체 개발한 칩을 활용하고 있다. 자사에 걸맞은 성능을 구현하는 '맞춤형 반도체'를 사용하기 위해서다.
반도체 칩 최종 고객은 대부분 고성능을 원하다 보니 기존 회로 설계와 미세 공정으로는 대응이 쉽지 않다. 여러 이종 칩을 하나로 묶는 '칩렛'이 부상한 배경이다. 패키징 기술로 반도체 성능을 높이면서 비용 절감을 꾀하려는 시도가 잇따른다. 오 부사장은 “반도체 공정 수율을 높이면서 칩 면적을 줄이는 것도 중요해졌다”면서 “이를 위해 필요한 것이 첨단(어드밴스드) 패키징 기술”이라고 강조했다.
첨단 반도체 패키징은 칩 적층과 연결(본딩) 등 고난도 기술이 필요하다. 이 때문에 반도체 칩 기획·설계부터 패키징을 염두에 둬야 한다는 것이 오 부사장 주장이다. 기존에는 기획과 설계는 반도체 제조 전공정 영역이었다. 패키징 등 후공정으로 반도체 성능을 끌어올리기 위해 선제 대응 체계가 필요해졌다. 오 부사장은 “앞으로 패키징도 설계자동화(EDA) 툴 업체와 협업하는 디자인 과정이 핵심 기술력이 될 것”이라며 “서로 다른 반도체 설계자산(IP)을 연결해 시스템 패키지를 구성해야 하는 만큼 많은 IP 제공업체, 디자인하우스 등의 역할이 커지고 신생 기업도 많이 등장할 것”이라고 전망했다.
메모리와 로직, 로직과 로직 등 이종 칩 간 결합을 위한 표준 수립도 시급하다. 독자 개발한 칩 결합 시 호환성 문제가 생길 수 있기 때문이다. 삼성전자가 칩렛 인터페이스 표준 규격인 'UCIe'에 참여하는 배경이다. UCIe는 인텔 주도로 AMD, ARM, TSMC, 퀄컴, 마이크로소프트(MS), 메타 등 기업이 참여, 반도체 칩 개발 속도를 높이고 비용을 절감할 수 있는 표준 규격을 만들고 있다.
전력 효율성을 끌어올리고 반도체 칩 발열 관리도 패키징 영역으로 넘어오고 있다. 첨단 패키징 시대에는 전력 소모를 줄이고 발열을 해소하는 솔루션도 패키징 단에서 해결해야 한다. 발열을 잡기 위한 쿨링 시스템을 사례로 든 오 부사장은 “수 키로와트(kw)급 하이파워 제품향으로 수냉식 패키징 냉각 시대가 올 것”이라며 “그냥 미래의 그림을 그리는 것이 아니라 서버 단에서는 이미 연구가 진행되고 있다”고 말했다.
현재 첨단 패키징 기술은 고성능 컴퓨팅(HPC)이나 인공지능 반도체 분야에 주로 적용되고 있다. 오 부사장은 앞으로 모바일과 PC에서도 첨단 패키징 수요가 늘어날 것으로 전망했다. 첨단 패키징 시장이 확대된다는 의미다. 삼성전자도 시장 변화에 대응, 조직 역량을 키울 방침이다. 오 부사장은 “앞으로 반도체 패키징 관련 설계가 중요 화두가 될 것”이라며 “삼성전자는 올해 패키지 설계 팀을 만들고 앞으로 첨단 패키징 설계 역량을 키울 계획”이라고 밝혔다. 또 “고객과 협력해야 하는 부분이 많기 때문에 고객 대응 역량을 키울 조직을 강화하고 반도체 융복합 제품을 선제적으로 제안할 것”이라고 밝혔다.
권동준기자 djkwon@etnews.com
