TSMC, 40나노 공정 수율 65나노급 수준 개선

세계 최대 반도체 파운드리 업체인 대만 TSMC가 최근 40나노급 제조 공정의 수율을 65나노급 수준으로 대폭 개선했다고 기업설명회에서 발표했다.

21일 현지 언론에 따르면 TSMC는 그동안 40나노 공정의 수율을 저하시켰던 ‘챔버 매칭’의 기술적 문제를 해결함으로써 이 같은 수율 혁신을 달성했다고 밝혔다.

TSMC는 또 대만 현지의 12라인에서 5단계 신공장 구축을 완료하고, 올 3분기부터 28나노 제품의 양산에 들어갈 계획이다. 이어 주로 22나노급 제품을 생산할 6단계 공장을 신규 구축하기로 했다.

이에 앞서 TSMC는 지난해보다 무려 25%나 늘어난 270억 대만달러(약 9600억원)의 연구개발(R&D) 투자를 올해 집행할 계획이라고 밝히기도 했다. 지난 2008년 전체 매출액 대비 R&D 투자 규모가 6.5%였던 것이 작년에는 7.3%로 늘어났고, 올해는 더욱 늘어날 것으로 전망했다. 올해 세계 경기가 본격 회복될 것으로 예상되는 가운데 내년 시장을 보다 공격적으로 준비하기 위해서다.

한편, TSMC는 지난해 27억달러에 그쳤던 전체 설비 투자 규모도 올해 최소 40억 달러 규모로 크게 확대할 계획이다.

서한기자 hseo@etnews.co.kr