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삼성전자, 업계 최초 '12단 3D-TSV' 패키징 기술 개발

발행일2019.10.07 13:24

삼성전자가 반도체 패키징 기술에서도 초격차를 확보했다. 메모리 용량은 늘리면서 칩 크기는 유지하는 '12단 3차원 실리콘 관통전극(3D TSV)' 기술을 개발해 경박단소를 구현한다는 방침이다.

삼성전자는 업계 최초로 12단 3D-TSV 기술을 개발했다고 7일 밝혔다. 이 기술은 종이 절반 이하 두께로 가공한 D램 칩 12개를 쌓고 전기 신호를 교환할 수 있도록 서로를 연결하는 기술이다.

이 기술은 고대역폭(HBM) 메모리를 패키징하는 데 주로 쓰인다. HBM 메모리는 기존 D램과 달리 중앙처리장치(CPU), 그래픽처리장치(GPU) 등 주요 연산 처리 장치 바로 옆에 바짝 붙어서 정보 처리를 돕는 메모리다. 소비전력을 줄이고 CPU 연산 속도를 더욱 빠르게 만들어주는 것이 주요 역할이다. 그만큼 차세대 HBM은 제한된 칩 크기에도 높은 용량을 구현해야 한다.

Photo Image<삼성전자의 8단, 12단 3D-TSV 기술 비교 이미지. <사진=삼성전자>>

기존에는 8단 적층이 최대치였다. 그러나 삼성전자는 이번 기술 개발로 12단까지 단수를 높였다. 업계에서 처음으로 12단 적층에 성공하면서 HBM 메모리 용량은 기존보다 1.5배 늘어났다. 또 제품 두께는 그대로인 점도 주목된다.

삼성전자는 기존 제품보다 4층 더 적층 수를 올렸지만, 패키지 두께(720㎛)는 기존 수준을 유지했다고 밝혔다. D램 칩을 종이(100㎛) 절반 이하의 두께로 깎아내는 초미세 공법을 도입했기 때문이다. 주요 연산 처리 장치 바로 옆에 장착이 되는 만큼 칩 크기가 줄어들수록 HBM 메모리의 장점은 극대화된다.

삼성전자 관계자는 “고객사에서 별도 디자인 변경 없이 고성능 고용량 제품을 출시할 수 있게 됐다”고 전했다.

Photo Image<와이어본딩과 3D-TSV 기술 비교. <사진=삼성전자>>

3D-TSV 장점도 그대로 가져갔다. 이 기술은 칩 위 아래에 머리카락 굵기 20분의 1 수준 전자 이동 통로를 만드는 기술이다. 반도체 바깥에 수많은 선을 연결해 패키징(와이어 본딩)할 때보다 소비전력, 정보처리 속도, 칩 크기 등을 크게 개선할 수 있다.

적층 단수가 늘어나면서 연결해야 할 통로는 더욱 늘어났지만 삼성전자는 한 제품 당 이동 통로를 6만개가량 만들어 원활한 전기 신호 교환을 구현했다고 설명했다.

삼성전자는 고객 수요에 맞춰 12단 3D-TSV 기술을 적용한 고용량 HBM 제품을 적기에 공급해 프리미엄 반도체 시장을 지속 선도해 나갈 계획이다.

백홍주 삼성전자 DS부문 부사장은 “인공지능, 자율주행, 고성능컴퓨팅(HPC) 등에서 최첨단 패키징 기술이 날로 중요해지고 있다”며 “12단 3D-TSV 기술로 반도체 패키징 분야에서도 초격차 기술 리더십을 이어가겠다”고 말했다.

한편 삼성전자는 최근 삼성전기의 패널레벨패키지(PLP) 사업을 인수하는 등 패키징 사업 확대에 공을 들이고 있다. 이재용 삼성전자 부회장도 지난 8월 충남 아산에 위치한 반도체 후공정라인 온양사업장을 방문해 칩 조립 현황을 점검한 바 있다.

강해령기자 kang@etnews.com



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