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12·8·6나노 파생공정 시대… 삼성전자 TSMC 파운드리 경쟁 격화

발행일2017.03.19 18:00
Photo Image<10나노 칩이 생산될 삼성전자 화성 반도체 17라인 현장(전자신문 DB)>

10나노 전후 파생 공정이 연이어 상용화된다. 회로 선폭을 좁히는 것이 어려워지면서 등장한 일종의 보완책이다.

19일 업계에 따르면 대만 파운드리 업체 TSMC는 16나노의 마이너 업그레이드 공정인 12나노 칩 양산 체제를 구축할 계획이다. 시높시스, 케이던스, 멘토그래픽스 등 반도체설계자동화(EDA) 툴 업체는 최근 일제히 TSMC 12나노 공정에 특화된 EDA 설계 툴을 인증 받았다고 발표했다. EDA는 반도체를 설계할 때 반드시 필요한 도구다. TSMC로부터 12나노 설계 툴을 인증 받았다는 것은 팹리스가 이를 활용해 칩을 설계할 수 있는 제반 환경이 갖춰졌음을 의미한다.

TSMC 12나노는 16나노와 비교하면 기본 디자인 룰은 동일하다. 금속배선 등에서 선폭을 줄여 칩 면적을 줄인다. 웨이퍼 프로세스에서 전공정에 해당하는 FEOL(front end of line) 트랜지스터 형성 공정은 그대로 두는 대신 후공정에 해당하는 BEOL(back end of line) 배선 영역에서 기술적 보완 과정을 거친다. 업계 관계자는 “전력소모량(Power), 성능(Performance), 면적(Area)을 의미하는 PPA 지표 기준 약 15%가 향상되는 마이너 업그레이드판”이라고 설명했다. 이처럼 동일한 디자인 룰이 적용되면 팹리스 입장에선 공정 전환을 위해 칩 설계를 크게 바꾸지 않아도 된다.

TSMC는 10나노에 힘을 쏟는 삼성전자와 비교하면 7나노 최초 상용화에 역량을 집중한다. 일부 고객사를 대상으로 10나노 서비스를 시작했지만, 차세대 주력은 7나노다. 올 연말 상용 칩 양산을 시작하겠다는 것이 TSMC 계획이다. 삼성 10나노에는 12나노로 대항한다.

TSMC보다 10나노 칩을 빠르게 양산한 삼성전자는 셈법이 복잡해졌다. 10나노의 마이너 업그레이드 버전인 8나노 공정을 로드맵에 끼워 넣은 것은 이와 연관이 있다. 전문가 사이에선 7나노는 삼성전자보다 TSMC가 빠를 수 있다는 관측을 내놓았다. 삼성이 TSMC 7나노 초기 대항마로 8나노를 내세웠다는 설명이다. 다만 삼성의 7나노 공정 체제 구축이 더 늦어지면 대형 고객사를 TSMC에 모두 빼앗긴다는 우려도 나온다.

반도체 업계 전문가는 “TSMC는 이미 7나노 공정 노드에서도 EDA 툴 인증 발표를 속속 하고 있고, 고객사도 여럿 확보했다”면서 “삼성이 바빠질 수밖에 없게 됐다”고 설명했다.

삼성전자는 극자외선(EUV) 노광 공정을 추가해 '진정한 7나노'를 고객사에 강조한다는 계획이다.

한주엽 반도체 전문기자 powerusr@etnews.com

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